Cela fait longtemps que je n’ai pas pu parler d’une nouvelle société de vérification, mais aujourd’hui je peux vous présenter Technologie de vérification, ou Vtech pour faire court. Si vous les recherchez, vous trouverez probablement une entreprise qui vend des moniteurs pour bébés et des jouets pour enfants. Ce n’est pas cette entreprise. Donc, assurez-vous d’avoir la bonne adresse Web pour commencer https://vtech-usa.com/ ou https://vtech-inc.co.jp/

La plupart des sociétés EDA s’établissent de trois manières. Le plus courant de nos jours est qu’une société EDA existante soit rachetée par l’un des trois grands. Les fondateurs quittent et démarrent une nouvelle entreprise avec une nouvelle idée. La seconde, qui n’est pas aussi courante aujourd’hui, consiste à commercialiser une recherche universitaire. Le troisième est pour une société de conseil ou de systèmes de commercialiser la technologie qu’ils ont développée pour les aider à réussir sur leur marché. C’est le cas avec Vtech.

Fondée à l’origine au Japon en 2003, Vtech emploie maintenant environ 100 personnes, principalement des ingénieurs qui résident au Japon, à Manille et maintenant à San Jose. Semiconductor Engineering s’est entretenu avec Hideto Takeuchi, PDG et fondateur de Vtech.

SE: Quel était le problème que vous vous êtes proposé de résoudre?
Takeuchi: J’étais chef des ventes et du marketing d’une équipe d’émulateurs en 1999 et j’ai pu constater que le temps de vérification augmentait plus rapidement que le codage RTL dans le développement SoC. Cela était dû à l’augmentation de la taille des conceptions SoC, avec de nombreuses fonctions et adresses IP pour de nombreux types d’applications. Le marché devait raccourcir le temps de vérification avec des techniques de vérification de haut niveau. C’est pourquoi nous avons fondé Vtech en 2003 en mettant l’accent sur la technologie de vérification. Nous avons d’abord trouvé un marché où les clients avaient besoin d’aide pour leur vérification de conception. J’ai également pensé que Vtech devrait développer ses propres outils EDA et nous avons vu la nécessité d’une analyse des performances du bus et d’un débogage FPGA. Celles-ci ont toutes deux été utiles pour nos clients et nous les publions maintenant en tant qu’outils EDA.

SE: Parlez-moi du moniteur de performances du bus.
Takeuchi: Il s’agit d’un moniteur de performances pour AXI. En règle générale, il existe de nombreux périphériques sur un bus AXI, tels que les processeurs, les périphériques, les sous-systèmes vidéo et les contrôleurs DDR. Beaucoup de ces systèmes sont construits à l’aide d’IP et il existe des interactions complexes entre les composants. Les performances sont un aspect très critique de ces systèmes, et pourtant les principaux fournisseurs d’EDA ne résolvent pas ce problème. Nous avons été impliqués dans plusieurs projets de développement SoC où la vérification des performances est effectuée à l’aide de simulateurs logiques. Nous avons souvent constaté que les systèmes ne fournissent pas les performances attendues dans la puce réelle. De plus, il n’existait aucun outil facile à utiliser pour l’analyse des performances sur des appareils réels. Nous avons donc développé VARON, un outil de vérification des performances des bus qui est utilisé en l’incorporant dans des puces réelles. Après la version initiale du produit, nous avons appris deux ou trois choses. Premièrement, ils voulaient l’utiliser avec des émulateurs matériels et deuxièmement, ils voulaient à la fois la valeur numérique des performances de transfert, et ils avaient également besoin de fonctionnalités qui les aident à analyser les goulots d’étranglement des transferts. Pour réaliser cela, nous avons développé la version 2.0 et c’est ce que nous proposons aujourd’hui.

SE: Quels types de problèmes cela permet-il à l’utilisation de voir?
Takeuchi: Le logiciel fournit de nombreux types de graphiques de performances pour chaque couche du système d’interconnexion de bus. Chacun de ces problèmes peut rendre certains types de problèmes très clairs, comme montrer la latence par port, le calendrier des transactions sur les ports ainsi que des graphiques plus typiques qui peuvent montrer quand le bus était inactif ou les cycles minimum, moyen ou maximum dans le temps par Port. Des seuils hors limites peuvent également être définis pour attirer immédiatement l’attention sur les activités problématiques.

SE: Qu’en est-il de l’outil de débogage FPGA?
Takeuchi: VSTAR est né de notre expérience du débogage des SoC FPGA. Sur plusieurs projets, nous devions enquêter sur la façon dont l’accès sur le bus était exécuté à partir du moment d’une interruption, et nous avons passé beaucoup de temps à l’analyser. Le défi est que le système fonctionne à la milliseconde car il est contrôlé par un logiciel, tandis que le matériel fonctionne à des dizaines à des centaines de nanosecondes. En raison de cet écart, les analyseurs logiques sur puce traditionnels ont une plage de temps observable étroite, ce qui les rend inadaptés à ce type de débogage. C’était la motivation derrière le développement de VSTAR, qui permet le débogage au niveau du système. Pour étendre la plage de temps observable, les systèmes doivent allouer un immense espace de stockage et enregistrer des données à grande vitesse, mais nous avons choisi une approche différente pour VSTAR. Notre technologie observe les transitions de signaux en temps réel et extrait automatiquement les règles des séquences de signaux. Nous avons réalisé cela comme une IP de vérification intégrée à la conception en cours de vérification. En plus de cela, nous avons développé un outil de débogage au niveau du système qui peut surveiller le fonctionnement du système pendant plusieurs jours et détecter les dysfonctionnements de la conception, sans savoir quand il se produira, et acquérir automatiquement les transitions détaillées des états du signal.

Plus d’informations sur le moniteur de performances – VARON ici et des détails sur le débogage FPGA – VSTAR peut être trouvé ici.