Le développement de la norme de mémoire HBM4 de nouvelle génération bat son plein alors que TSMC, Samsung et SK hynix préparent les derniers nœuds de DRAM et de processus.
TSMC propose des nœuds 12 nm et 5 nm pour les matrices de base de mémoire HBM4, la route DRAM Samsung et SK hynix Go 1c
Samsung et SK hynix sont tous deux dans la course pour proposer la norme de mémoire HBM4 de nouvelle génération. Les géants coréens ont montré leurs plans initiaux pour des débuts en 2025-2026. Samsung a jusqu'à présent envisagé l'utilisation des technologies d'emballage 3D et des piles jusqu'à 16-Hi pour une augmentation sans précédent des capacités VRAM et de la bande passante mémoire tout en SK hynix prévoit également d'intégrer de nouvelles technologies d'emballage pour ses propres solutions HBM4.
Selon les dernières sources du secteur citées par ZDNet Corée, il est indiqué que Samsung et SK hynix prévoient d'utiliser la DRAM 1c pour alimenter la mémoire HBM4 de nouvelle génération. Il est rapporté que Samsung avait initialement prévu d'utiliser sa DRAM 1b (DRAM de 5e génération de classe 10 nano) pour le HBM4 dont la production a commencé l'année dernière en mai, tandis que ses produits HBM3E existants sont basés sur la DRAM 1a. L'entreprise prévoit de retrouver l'élan perdu depuis qu'il a été récemment rapporté que Samsung n'a pas réussi les tests de qualification pour les derniers GPU AI de NVIDIA comme Hopper et Blackwell.
L'une des principales raisons avancées pour l'utilisation de la DRAM 1c est que Samsung la considère derrière ses concurrents en matière de consommation d'énergie. En tant que telle, la DRAM 1c sera utilisée sur les produits 12-Hi et 16-Hi HBM4. La société devrait construire sa première ligne de production de masse pour la DRAM 1c d'ici la fin de 2024 et la capacité de production totale sera d'environ 3 000 unités par mois. Les chiffres finaux du produit HBM4 ne devraient pas non plus être si différents. Certaines sources soulignent même que Samsung pourrait lancer une production de masse plus tôt d'ici mi-2025, mais cela n'est pas encore confirmé.
SK hynix prévoit d'utiliser la DRAM 1b pour les produits de mémoire HBM4, tandis que la DRAM 1c sera utilisée par le fabricant pour la mémoire HBM4E de nouvelle génération.
Mais ce n'est pas tout : lors du TSMC European Technology Symposium 2024, le fabricant de semi-conducteurs a signalé qu'en raison de la complexité du passage de la mémoire HBM4 des interfaces 1 024 bits aux interfaces 2 048 bits, de nouvelles puces de base seront fabriquées à l'aide des nœuds de processus N12 et N5. .
« Nous travaillons avec des partenaires clés en matière de mémoire HBM (Micron, Samsung, SK Hynix) sur des nœuds avancés pour l'intégration complète de la pile HBM4 », a déclaré le directeur principal de la conception et de la plate-forme technologique chez TSMC. « La puce de base N12FFC+ rentable peut atteindre HBM en termes de performances et la puce de base N5 peut fournir encore plus de logique avec une puissance bien inférieure aux vitesses HBM4. »
« Nous collaborons avec des partenaires EDA tels que Cadence, Synopsys et Ansys pour certifier l'intégrité du signal du canal HBM4, l'IR/EM et la précision thermique », a expliqué le représentant de TSMC.
Les nouvelles puces de base seront utilisées pour fabriquer des produits de mémoire avec des piles allant jusqu'à 16 Hi en tirant parti des technologies CoWoS telles que les packages CoWoS-L et CoWoS-R récemment révélés. Il tirera également parti d'un nouveau processus d'intégrité du signal de canal, entre autres changements clés. Avoir un nœud de 5 nm offrira des avantages en termes de puissance, de performances et de densité. Nous attendons donc avec impatience la sortie de produits de mémoire HBM4 de nouvelle génération au cours de l'année à venir pour les accélérateurs GPU de nouvelle génération.
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